Verilog 编码风格
良好的编码风格，有助于代码的阅读、调试和修改。虽然 Verilog 代码可以在保证语法正确的前提下任意编写，但是潦草的编码风格往往是一锤子买卖。有时回看自己编写…
Verilog 代码规范
不经意间看到几年前自己写的 FGPA 设计，代码风格勉强说的过去，但是逻辑设计方面的安全隐患比比皆是。许多初学者编写 Verilog 代码，…
Verilog 开关级建模
关键词：MOS, CMOS, 双向开关, PAD 开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下，设计者可能会选择使用晶体管作为设计的…
Verilog 门延迟
关键词： 门延迟， D 触发器 门延迟类型 前两节中所介绍的门级电路都是没有延迟的，实际门级电路都是有延迟的。 Verilog 中允许用户使…
Verilog 组合逻辑UDP
与非门实例 组合逻辑 UDP 中，状态表规定了不同的输入组合和相对应的输出值，没有指定的任意组合输出值为 x。 一个简单的与非门 UDP&n…
Verilog 延迟模型
关键词： 分布延迟， 集总延迟， 路径延迟 之前大部分仿真都是验证数字电路功能的正确性，信号传输都是理想的，没有延迟。但是实际逻辑元器件和它们之间的传…
Verilog specify块语句
关键词： specify， 路径延迟 路径延迟用关键字 specify 和 endspecify 描述，关键字之间组成&…
Verilog 建立时间和保持时间
关键词： 建立时间， 保持时间 对于数字系统而言，建立时间（setup time）和保持时间（hold time）是数字电路时序的基础。数字…
Verilog 同步与异步
关键词： 同步，异步 由前5章内容可知，当触发器输入端的数据和触发器的时钟不相关时，很容易导致电路时序不满足。本章主要解决模块间可导致时序 violation&…
Verilog 跨时钟域传输：慢到快
理论上讲，快时钟域的信号总会采集到慢时钟域传输来的信号，如果存在异步可能会导致采样数据出错，所以需要进行同步处理。此类同步处理相对简单，一般采用延迟打拍法，或延迟采样法。 延迟打拍…
Verilog 跨时钟域传输：快到慢
信号从快时钟域传输到慢时钟域来时，需要根据信号的特点来进行同步处理。对于单 bit 信号，一般可按电平信号和脉冲信号来区分。 电平信号同步 同步逻辑…
Verilog FIFO设计
FIFO（First In First Out）是异步数据传输时经常使用的存储器。该存储器的特点是数据先进先出（后进后出）。其实，多位宽数据的异步传输…
Verilog 时钟简介
关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟 几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉…
Verilog 时钟分频
关键词：偶数分频，奇数分频，半整数分频，小数分频 初学 Verilog 时许多模块都是由计数器与分频器组成的，例如 PWM 脉宽调制、频率计…
Verilog 时钟切换
随着各种应用场景的限制，芯片在运行时往往需要在不同的应用下切换不同的时钟源，例如低功耗和高性能模式就分别需要低频率和高频率的时钟。两个时钟源有可能是同源且同步的，也有可能是不相关的…
Verilog 低功耗简介
关键词：开关功耗，内部功耗，静态功耗 功耗影响 便携性 功耗越低，同等电量下电子产品工作时间越长，便携性设备的电池容量和体积设计的困难度也会降低。例如，手机越做越薄，性…
Verilog RTL级低功耗设计（上）
下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL 级之后，功耗的减少量已经非常有限。 设计层次 改善程度 系统级 50% ~ 90% RTL 级 20% ~ 5…
