Verilog 时钟分频
关键词:偶数分频,奇数分频,半整数分频,小数分频 初学 Verilog 时许多模块都是由计数器与分频器组成的,例如 PWM 脉宽调制、频率计…
Verilog 时钟切换
随着各种应用场景的限制,芯片在运行时往往需要在不同的应用下切换不同的时钟源,例如低功耗和高性能模式就分别需要低频率和高频率的时钟。两个时钟源有可能是同源且同步的,也有可能是不相关的…
Verilog 低功耗简介
关键词:开关功耗,内部功耗,静态功耗 功耗影响 便携性 功耗越低,同等电量下电子产品工作时间越长,便携性设备的电池容量和体积设计的困难度也会降低。例如,手机越做越薄,性…
Verilog 系统级低功耗设计
编写代码前,在系统与架构层次上制定完善低功耗方案,可以节省 50% 以上的功耗。此类低功耗设计和代码描述基本没有关系,往往由系统和架构人员进行设计。此类人员需要…
Verilog RTL级低功耗设计(上)
下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL 级之后,功耗的减少量已经非常有限。 设计层次 改善程度 系统级 50% ~ 90% RTL 级 20% ~ 5…
Verilog RTL级低功耗设计(下)
门控时钟 通常情况下,时钟树由大量的缓冲器和反相器组成。而时钟信号为设计中翻转率最高的信号,时钟树的功耗可高达整个设计功耗 30%。加入门控时钟(clock g…
Verilog 显示任务
关键词:$display, $write, $strobe, $monitor Verilog 中主要用以下 4 种系统…
Verilog 文件操作
Verilog 提供了很多可以对文件进行操作的系统任务。经常使用的系统任务主要包括: 文件开、闭:$fopen, $fclose, $fer…
Verilog 随机数及概率分布
随机数 Verilog 中使用系统任务 $random(seed) 产生随机数,seed 为随机数种子。 seed 值不同,产…
Verilog 实数整数转换
关键词 :定点数, 浮点数, $realtobits, $bitstoreal 本节主要介绍实数与整数间相互转换的函数:$realtobi…
Verilog 其他系统任务
仿真控制:$finish, $stop 系统任务 调用格式 任务描述 退出仿真 $finish( type ) ; 结束仿真,参数 type 可选择退出仿真时…
Verilog PLI简介
进行数字设计时,经常会遇到特殊的情况,Verilog 中的任务和函数已经不能满足仿真需求,需要自定义一些系统任务和函数。编程语言接口(PLI, Program&…
Verilog TF子程序
功能特性 TF (task/function) 子程序主要用于 Verilog 与用户 C 程序边界的两个方向上的数据传…
Verilog TF子程序列表
建议使用时再仔细研究对应类型的子程序。这里也没有对所有的子程序都进行验证,由于版本或抄写问题,可能会有所疏漏,欢迎指正。 TF 子程序常用于 Verilog&n…
Verilog ACC子程序
功能特性 ACC 子程序主要完成的功能有: 从内部数据结构中读取特定对象的相关信息 把特定对象的相关信息写入内部数据结构中 ACC 子程序可操作的对象类型有: …
Verilog ACC子程序列表
这里没有对所有的子程序都进行验证,由于版本或抄写问题,可能会有所疏漏,欢迎指正。建议使用时再仔细研究对应类型的子程序,多多参考其他例子中参数的类型及设置。 ACC 子程序…
Verilog 逻辑综合
本教程经常有提及综合这个词语。或者说有些逻辑不能综合成实际电路,或者说有些逻辑设计综合后的电路会有一些安全隐患。本章就简单介绍下逻辑综合的相关知识,仅从理论层次和普遍认知的角度来阐…
Verilog 可综合性设计
Verilog 主要用于数字电路设计的描述,但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字,属于仿真验证语言,只能在仿真时使用,不能被综合…
Verilog 教程
Verilog HDL(简称 Verilog )是一种硬件描述语言,用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。 Verilog 继承了 C 语言的…
Verilog 简介
Verilog 具有很强的电路描述与建模能力,能从多个层次对数字系统进行描述和建模。因此,在简化硬件设计任务、提高设计效率与可靠性、语言易读性、层次化和结构化设计等方面展…